Synopsys Synplify P-2019.03-SP1 破解版

　　Synopsys Synplify P是专门为FPGA现场可编程门阵列和CPLD复杂可编程逻辑器件设计的综合工具，用户可以通过这款软件编辑器件通信、电路、控制系统、PLC等内容，对于设计CPLD器件很有帮助，软件提供多种设计模块，您可以使用自上而下或自下而上的分层项目管理（HPM）流程来开发分层设计，您还可以使用自上而下或自下而上的综合或两者的组合来综合这些设计，支持通过导出块创建分层子项目，通过导出实例创建分层子项目，使用多个实例和参数化模块，软件提供Synplify Pro和Synplify Premier两个主要设计工具，Synplify Premier工具支持基于实例的子项目，从一个实例创建的子项目是唯一的，并且与其他任何实例都不相关，所有子项目设置仅适用于指定的实例，您可以为这些子项目分配资源并设置时间预算，Synplify Pro和Synplify Premier工具支持基于块的子项目，与基于实例的子项目不同，对基于块的子项目所做的任何更改都会影响该块的所有实例，您不能将时序预算或资源分配给基于块的子项目；这里小编推荐的是Synopsys Synplify P-2019破解版，如果你需要就下载吧！

软件功能

　　Synplify Pro综合软件

　　Synplify Pro FPGA综合软件是生产高性能，高性价比FPGA设计的事实上的行业标准。其独特的行为提取综合技术®（B.E.S.T.™）算法在将HDL代码合成为特定的FPGA逻辑之前执行高级优化。这种方法可以在整个FPGA上进行出色的优化，快速的运行时间以及处理超大型设计的能力。该软件支持最新的VHDL和Verilog语言结构，包括SystemVerilog和VHDL2008。该工具与技术无关，可通过单个设计项目在FPGA器件和供应商之间快速轻松地重新定位。

　　Synplify Premier综合软件

　　Synplify Premier功能是Synplify Pro工具的超集，提供了最终的FPGA实现和调试环境。它包括面向高级FPGA设计人员的一整套工具和技术，并且还充当针对基于单个FPGA原型的ASIC原型开发人员的综合引擎。

　　Synplify Premier产品以最有效的设计实现和调试方法为单个FPGA提供FPGA设计人员和ASIC原型开发人员。在设计实现方面，它包括时序收敛，逻辑验证，IP使用，ASIC兼容性和DSP实现的功能，以及与FPGA供应商后端工具的紧密集成。在调试方面，它提供了FPGA的系统内验证，从而极大地加快了调试过程，并且还包括一种快速而增量的方法来查找难以解决的设计问题。

　　Synplify Premier产品为FPGA设计人员和ASIC原型开发人员提供针对性的，基于单个FPGA原型的最有效的设计实现和调试方法。 Synplify Premier软件提供了FPGA的系统内验证，极大地加速了调试过程，并提供了一种快速而增量的方法来查找难以解决的设计问题。 Synplify Premier工具独家支持的功能如下：

　　设计计划（可选）

　　DesignWare支持

　　分布式处理

　　统一功率格式（UPF）

　　识别工具集

　　Identify®工具集允许您直接在HDL源代码中调试运行中的FPGA。与仿真中一样，Identify软件用于在硬件中验证您的设计，但是速度更快且具有系统内激励。设计人员和验证工程师能够以图形方式浏览设计并直接在他们熟悉的HDL中调试信号，例如探针或采样触发器。合成后，可以将结果嵌入HDL源代码或波形中。使用递增的布局和路线可以快速执行设计迭代。识别软件与综合和路由工具紧密集成在一起，以创建一个无缝的开发环境。

　　同步模型编译器

　　Synphony Model Compiler是一种基于语言和模型的高级综合技术，可提供从算法概念到芯片的有效途径。 设计人员可以从数学语言和IP模型库构建高级算法模型，然后使用Synphony Model Compiler引擎来综合优化的HDL实现，以进行FPGA和ASIC架构探索以及快速原型设计。 此外，Symphony模型编译器还生成高性能C模型，用于在虚拟平台中进行系统验证和早期软件开发。 该产品的主要功能包括：

　　MATLAB语言综合

　　自动定点转换工具

　　可合成的定点高级IP模型库

　　高级综合优化和转换

　　集成FPGA和ASIC设计流程

　　HDL测试平台生成

　　用于软件开发和系统验证的C模型生成

　　快速成型

　　Certify®和Identify产品与HAPS™和ChipIT®硬件工具紧密集成。

　　认证产品

　　Certify软件是ASIC设计人员使用基于FPGA的原型来验证其设计的领先实现和分区工具。 该工具为将大型ASIC设计划分为多FPGA原型板提供了一种快速简便的方法。 强大的功能使该工具可以轻松地适应现有的设备流程，因此，可以加快验证过程并帮助缩短上市时间。 主要功能包括：

　　图形用户界面（GUI）流程指南

　　手动分区

　　Synopsys设计约束支持时序管理

　　多核并行处理支持，可加快运行时间

　　支持最新的FPGA器件

　　行业标准Synplify Premier综合支持

　　与包括HSTDM在内的HAPS板兼容

软件特色

　　1、快速的运行时间和增量功能，可在最快的时间内实现结果

　　2、最好的质量结果（结果质量）的性能调度的行业

　　3、逻辑到最小化的降低的成本和功率

　　4、提供多个目标的FPGA从一个单一RTL源

　　5、HDL分析仪原理观众对于快速调试和调整限制

　　6、通过比较FSM性能和来自ECC存储器的推断来减少SEU（包括重复TMR）的自动化

　　7、支持第三方FPGA

　　8、能力到调试操作FPGA直接在RTL代码

　　9、整合与Synphony模型编译器的实现算法的DSP

　　10、分析工具，以降低动态功耗消耗

　　11、支持基于原型的FPGA，包括门和时钟转换生成

　　12、支持的块建筑Synopsys的DesignWare的和的DesignWare核心的的数字，以确保兼容性ASIC当前

　　13、该设计为发展的分布和平行与流顶部至底部/自下而上或组合

　　14、自动化和定制，包括Tcl手和查找流

安装方法

　　1、打开fpga_vP-2019.03-SP1_win.exe软件开始安装

　　2、输入13131作为站点ID，输入1212312312作为联系信息

　　3、提示软件的安装协议内容，点击下一步

　　4、软件的安装地址c:\Synopsys\fpga_P-2019.03-SP1

　　5、提示快捷方式名字Synopsys Synplify FPGA Design

　　6、点击 Accept, Next>就可以开始安装

　　7、显示软件的安装进度条，等待安装结束

　　8、提示安装完毕，点击finish结束安装

破解说明

　　1、打开crack文件夹，将里面的scl_v2018.06-SP1_windows.exe安装，右键选择管理员身份启动安装

　　2、提示安装引导界面，一直点击next，不要修改任何设置

　　3、默认安装地址C:\Synopsys\SCL\2018.06-SP1\，如果你修改了主程序的安装地址，这里的地址也修改

　　4、运行LicGen.exe文件，单击“打开”，然后选择并打开显示的Synopsys.lpd文件，还从“选择主机ID”部分中选择“Ethernet以太网”选项。

　　4.打开文件夹C：\ synopsys \ SCL \ 2018.06-SP1 \ win32 \ bin（安装的SCL版本可能不同，只需转到C：\ synopsys \ SCL并根据您的版本继续其余的操作），按住Shift键并右键单击snpslmd.exe文件，然后选择“复制为路径”。

　　5.再次转到Crack文件夹，使用记事本打开Synopsys.src文件，删除第一行开头的＃符号，然后选择短语home / EDA / Synopsys / scl_v2018.06 / linux64 / bin / snpslmd /右键单击并粘贴，同时删除短语开头和结尾的两个“”符号（第一行应如下所示：DAEMON snpslmd C：\ synopsys \ SCL \ 2018.06-SP1 \ win32 \ bin \ snpslmd.exe ）

　　6.从“编辑”菜单中，选择“替换”，在“查找内容”字段中输入短语-2020，在“替换为”字段中输入-2030，然后单击“全部替换”（检查文件中的日期是否更改为30-dec-2030）。保存并关闭文件。

　　7.运行scl_keygen.exe文件，在NOTICE（通知）部分中输入您的用户名，而不是Student @ eetop，在EXPIRE（输入）部分中，将日期更改为2030-dec-2030，然后在HOST Name（主机名称）部分中，输入以下内容的全名：你的电脑。 （要找到此名称，您可以转到此PC，右键单击空白处，然后单击“属性”）

　　8.在第3步中打开的FlexLm License Generator窗口中，在Select Host ID部分中，选择自定义选项，然后选择并复制其前面显示的短语并关闭此窗口，然后返回Synopsys License Generator。窗口（您在上一步中打开的窗口）并将复制的短语替换为HOST ID Daemon

　　9.单击“生成”，然后等待文本显示在“许可证”部分中，然后关闭此窗口。

　　10.从crack文件夹中复制Synopsys.dat和fix.bat文件，在驱动器C的根目录中创建一个名为temp的文件夹，并将这些文件复制到那里

　　11.在“以管理员身份运行”模式下运行CMD，输入命令“ cd C：\ temp”（不带“），然后输入，然后输入命令” fix.bat Synopsys.dat“，然后输入并等待作业完成并关闭CMD

　　12.从temp文件夹复制Synopsys.dat文件，然后将其复制到C：\ synopsys \ SCL \ 2018.06-SP1

　　13.再次转到Crack文件夹，复制4个文件pubkey_verify，pubkey_verify.exe，synopsys_checksum，synopsys_checksum.exe，并将它们粘贴到以下目录中：

　　C：\ synopsys \ SCL \ 2018.06-SP1

　　C：\ synopsys \ fpga_P-2019.03-SP1

　　14.在“以管理员身份运行”模式下再次运行CMD，输入命令“ cd C：\ synopsys \ fpga_P-2019.03-SP1”，然后按Enter，然后运行两个命令“ pubkey_verify.exe -y”和“ synopsys_checksum.exe -y” ”，然后等待工作完成。然后输入命令“ cd C：\ synopsys \ SCL \ 2018.06-SP1”并输入，然后再次分别输入两个命令“ pubkey_verify.exe -y”和“ synopsys_checksum.exe -y”，然后输入并等待要做的工作。关闭CMD

　　15.转到C：\ synopsys \ SCL \ 2018.06-SP1 \ win32 \ bin并打开lmtools.exe。检查“ LMTOOLS忽略许可证文件路径环境变量”选项，转到“配置服务”选项卡，然后在服务名称处输入Synopsys。

　　16.在lmgrd的路径部分中，单击浏览选项，然后选择lmgrd.exe文件。在许可证文件的路径部分中，单击浏览选项，转到C：\ synopsys \ SCL \ 2018.06-SP1，在窗口的右下角单击“许可证文件（* .Lic）”，然后单击许可证文件（* .Dat），然后选择并打开出现的Synopsys.dat文件。在``调试日志文件的路径''部分中，而不是C：\ ProgramData \ FNP_DIR，替换为C：\ synopsys \ SCL \ 2018.06-SP1（应如下所示：C：\ synopsys \ SCL \ 2018.06-SP1 \ debug.log ）

　　17.选中“使用服务并在启动时启动服务器”选项，然后单击“保存服务”（然后单击“是”和“确定”），转到“启动/停止/重新读取”选项卡，选中“强制服务器关闭”选项，然后单击“停止服务器单击”。等待作业完成，然后单击启动服务器，然后单击“重新读取许可证文件”

　　18.转到此PC，右键单击空白处，然后单击“属性”，然后单击“高级系统设置”，再单击“环境变量”。在用户变量和系统变量中，单击“新建”，在名称位置输入SNPSLMD_LICENSE_FILE，在值位置输入27000 @ Computer_Name，其中计算机名称应代替Computer_Name。点击确定

　　19.从开始菜单中，搜索服务，然后将其打开。找到Synopsys服务，右键单击它，将“启动类型”选项设置为“自动”，然后从“恢复”选项卡中，将“重置失败计数之后”的值更改为1000。回到“常规”选项卡，单击“停止”，然后单击“确定”。

　　20.转到C：\ synopsys \ SCL \ 2018.06-SP1 \ win32 \ bin并打开lmtools.exe。转到“开始/停止/重读”选项卡，选中“强制服务器关闭”选项，然后单击“停止服务器”。等待作业完成，然后单击启动服务器，然后单击“重新读取许可证文件”并关闭lmtools

　　21.转到C：\ synopsys \ SCL \ 2018.06-SP1，用记事本打开Synopsys.dat文件，然后删除该行中的短语（大概）第8行（DAEMON snpslmd C：\ synopsys \ SCL \ 2018.06-SP1 \ win32 \清除bin \ snpslmd.exe）（确保没有空白行）。保存并关闭文件

　　22.转到C：\ synopsys \ SCL \ 2018.06-SP1 \ win32 \ bin并打开lmtools.exe。转到“开始/停止/重读”选项卡，选中“强制服务器关闭”选项，然后单击“停止服务器”。等待工作完成。然后点击启动服务器

　　23.运行任务管理器，在backgrond进程部分中找到Flexera Software LLC（32位）项，右键单击并单击结束任务，关闭任务管理器

　　24.返回lmtools并单击启动服务器。转到“配置服务”选项卡，单击“查看日志”，然后单击“关闭日志”。转到“开始/停止/重新读取”选项卡，然后单击“重新读取许可证文件”

　　25.现在运行任何FPGA软件并享受（请注意，启动时可能会遇到“许可证选择窗口”，只需选择您的首选许可证即可）

使用说明

　　逻辑综合设计流程

　　Synopsys FPGA工具通过首先将源代码编译成与技术无关的逻辑结构，然后优化逻辑并将其映射到技术特定的资源来合成逻辑。逻辑综合后，该工具将生成特定于供应商的网表和约束文件，您可以将其用作布局布线（P＆R）工具的输入。

　　下图显示了用于逻辑综合的阶段和工具，以及一些主要的输入和输出。灰色显示的交互式计时分析步骤是可选的。尽管该流程将供应商约束文件显示为P＆R工具的直接输入，但您应将这些文件添加到综合项目中以计时黑匣子。

　　逻辑综合程序

　　以下步骤总结了用于综合设计的过程，下图也对此进行了说明。

　　1.创建一个项目。

　　2.将源文件添加到项目中。

　　3.设置设计的属性和约束。

　　4.在“实施选项”对话框中设置实施选项。

　　5.如果以逻辑综合模式运行Synplify Premier工具，则可以设置其他模式。有关详细信息，请参见设置综合策略。

　　6.单击运行以运行逻辑综合。

　　7.使用诸如日志文件，HDL Analyst原理图视图，“消息”窗口和“监视”窗口之类的工具分析结果。

　　完成设计后，您可以使用输出文件通过供应商工具来运行布局布线并实现FPGA。

　　下图列出了流程中的主要步骤：

　　基于设计计划的逻辑综合

　　该流程使您可以使用布局图来指导逻辑综合。为此，您需要具有“设计计划器”选项的Synplify Premier软件（有关使用此工具的详细信息，请参阅“使用设计计划器进行平面布置”）。

　　下图显示了流程中使用的阶段和工具，以及一些主要的输入和输出。灰色显示的交互式计时分析，物理分析和反向注释步骤是可选的。

　　使用设计计划运行逻辑综合

　　通过这种方法，您可以使用“设计计划器”工具手动创建物理约束，以将关键路径逻辑分配给管芯上的特定位置以提高性能。然后，您可以使用该设计计划文件来约束逻辑综合。

　　下图显示了基于设计计划的逻辑综合流程。

　　1.以逻辑综合模式设置项目并编译设计。

　　2.分析计时结果。

　　–分析时间安排。

　　–确定要分配给区域的组件。

　　3.启动设计计划器工具（），然后执行以下操作：

　　–为关键路径创建区域，并将关键路径交互分配给芯片区域。

　　–为关键路径创建区域，并将关键路径交互分配给芯片区域。

　　–获得设计中每个RTL块的大小估计。

　　–对于多个时钟，请将与每个时钟域关联的关键逻辑（不满足设计要求）分配给唯一的区域，以避免资源争用。

　　–如果您的设计中有任何黑匣子，请将它们分配给一个区域。将该区域指定为IP块，以便Synplify Premier软件可以实例化网表文件中的黑盒。但是，您必须提供黑框的内容，以便布局和路由工具可以成功运行。

　　–保存设计计划文件（dpf / sfp）并将其添加到您的项目中。

　　4.运行逻辑综合。

　　–确保项目包括物理约束文件（dpf / sfp）。

　　–将项目设置为在综合完成后自动运行布局布线。或者，您可以在独立模式下运行P＆R工具。

　　综合工具遵循平面图文件中的区域放置约束。它将您在平面布置图中定义的每个区域都视为一个严格的层次结构，并且不会在此边界上进行优化。综合完成后，该工具将为目标技术生成一个结构化网表，并生成一个Tcl脚本，其中包含用于前向注释的信息，例如区域分配。

　　然后，该工具将启动P＆R工具，并使用前向注释约束来指导P＆R运行。

　　5.使用日志文件和分析工具，在Synplify Premier工具中分析时序。

　　如果达到目标，则可以继续进行P＆R。如果没有，您应该重新评估时间安排和位置。

　　分层项目管理流程

　　一些英特尔FPGA，莱迪思iCE，Microsemi和Xilinx技术

　　随着设计的规模和复杂性的增长，行业使用团队设计和并行开发技术来确保按时完成设计。通常，将设计分为较小的子项目或块，并且不同的团队在不同的块上工作。

　　团队设计方法可以是顶部优先或块优先。 FPGA综合工具中的分层项目管理功能（HPM）促进了自上而下或团队至上的团队设计方法。

　　Synplify Pro，Synplify Premier

　　编译点和分层项目管理流都是模块化的，并且支持团队设计方法，但是重点稍有不同。编译点流是基于块的，但是分层项目管理流侧重于管理整个设计。分层项目管理可以使用编译点来实现分层设计。

　　•

　　分层项目管理

　　分层项目管理包含各种功能和方法，可帮助您使用跨不同地理区域的多个团队来开发和自动管理单个FPGA项目。这些流程旨在用于分布式设计开发，以及设计部分的并行开发。您可以在RTL级别上创建分区，但是不必对其进行布局规划。分层项目管理流是模块化的，可以将编译点用于其块级组件。分层项目管理包括一些功能，例如支持分层项目管理和模块导入和导出的GUI，自上而下，块优先和混合的开发流程以及自上而下和自下而上的综合流程（请参阅“分层项目管理”中的列表）。有关这些流的信息的流）。

　　编译点

　　编译点基于在合成之前定义的RTL分区，实现基于块的流。编译点通常用于实施增量团队设计更改，以减少运行时间。它们也可以用来减少运行时间。根据您使用的工具，您可以具有手动或自动编译点：

　　–手动编译点

　　您可以手动定义这些编译点，并在逻辑综合流程中对其进行综合。此外，用户可以通过在单台计算机上的多处理器上并行综合编译点来改善运行时间。

　　–自动编译点

　　如果您具有多个许可证，则可以使用此模式来加快运行时间。该工具自动将设计分为编译点，并在多个处理器上运行并行逻辑综合以减少运行时间。最终设计将合并在一起。

　　原型流程

　　Synplify Premier和识别工具

　　原型流程提供了完整的FPGA设计和验证环境。 您可以将此流程用于单个FPGA原型。 使用Certify产品在多FPGA设计中进行分区和时序优化。

　　原型流程为以下内容提供支持：

　　•直接从源代码对运行中的FPGA进行检测和调试。

　　•使用HAPS原型板。

　　•使用大量子板。

　　•全速查看内部设计。

　　•支持门控时钟转换和DesignWare。

　　•在波形查看器中调试和显示结果

　　创建HDL源文件

　　本节介绍如何使用内置的文本编辑器来创建源文件，但不会详细介绍文件包含的内容。如果已经有了源文件，则可以使用文本编辑器检查语法或编辑文件（请参阅使用内置文本编辑器检查HDL源文件和编辑HDL源文件）。您可以将Verilog或VHDL用于源文件。这些文件分别具有v（Verilog）或vhd（VHDL）文件扩展名。

　　Synplify Pro，Synplify Premier

　　您也可以在同一设计中使用Verilog和VHDL文件。

　　1.要创建新的源文件，请单击HDL文件图标（）或执行以下操作：

　　–选择“文件”->“新建”或按Ctrl-n。

　　–在“新建”对话框中，选择要创建的源文件类型，即Verilog或VHDL。

　　如果您使用的是Verilog 2001格式或SystemVerilog，请确保在运行综合之前启用“ Verilog 2001或系统Verilog”选项（“项目”->“实施选项”->“ Verilog”选项卡）。新项目的默认Verilog文件格式为SystemVerilog。

　　–键入文件的名称和位置，然后单击“确定”。一个空白的编辑窗口随即打开，左侧有行号。

　　您可以将上下文帮助编辑器用于在源文件中包含Verilog，SystemVerilog或VHDL构造的设计。有关更多信息，请参见使用上下文帮助编辑器。

　　2.在窗口中键入源信息，或将其剪切并粘贴。

　　为了获得最佳的综合结果，请查看参考手册，以确保您有效地使用了可用的HDL构造以及特定于供应商的属性和指令。

　　3.通过选择文件->保存或保存图标（）保存文件。

　　创建源文件后，可以检查语法是否正确，如检查HDL源文件中所述。

　　检查HDL源文件

　　该软件在编译HDL源文件时会自动对其进行检查，但是如果要在合成之前检查源代码，请使用以下过程。您可以在综合软件中执行两种检查：语法和综合。

　　1.选择要检查的源文件。

　　–要检查项目中的所有源文件，请取消选择项目列表中的所有文件，并确保在活动窗口中未打开任何文件。如果您有活动的源文件，则该软件仅检查活动的文件。

　　–要检查单个文件，请通过File-> Open打开文件，或在Project窗口中双击文件。如果您打开了多个文件，并且只想检查其中一个文件，请将光标放在适当的文件窗口中，以确保它是活动窗口。

　　2.要检查语法，请选择运行->语法检查或按Shift + F7。

　　该软件检测语法错误，例如不正确的关键字和标点符号，并在单独的日志文件（syntax.log）中报告所有错误。如果未检测到错误，则在此文件的底部报告成功的语法检查。

　　3.要运行综合检查，请选择运行->综合检查或按Shift + F8。

　　该软件检测与硬件相关的错误（例如，错误编写的触发器），并在单独的日志文件（syntax.log）中报告所有错误。如果没有错误，则会在此文件的底部报告成功的语法检查。

　　4.通过在出现提示时打开语法.log文件来检查错误，并使用“查找”找到错误消息（搜索@E）。双击5个字符的错误代码或单击消息文本，然后按F1键以显示在线错误消息帮助。

　　5.通过双击语法.log文件中的消息文本，找到导致错误的代码部分。 “文本编辑器”窗口将打开相应的源文件，并突出显示导致错误的代码。

　　6.重复步骤4和5，直到纠正了所有语法和综合错误。

　　消息可以分为错误，警告或注释。查看所有消息并解决所有错误。警告并不比错误严重，但是即使您不解决所有问题，也必须通读并理解它们。注释仅供参考，无需解决。

　　使用编译器指令编辑器

　　Synplify Premier

　　编译器指令编辑器是用于编译器指令的高级文本文件编辑器，它提供了一种方便的方法来指定要添加到源代码中的受支持指令。在编译期间，该工具会将所有活动的编译器指令文件传递给编译器。

　　要使用编译器指令编辑器：

　　1.使用File-> New并选择Compiler Directives的文件类型。

　　2.指定一个新文件名，然后单击“确定”。

　　将为此新的编译器指令（cdc）文件打开一个文本编辑器。

　　3.您可以如下指定编译器指令：

　　–键入命令；键入三个字符后，弹出菜单将显示编译器指令命令列表。选择命令。

　　–将鼠标悬停在命令上时，将显示所选命令的工具提示。当前无法使用编译器伪指令值的自动命令完成功能。

　　4.您还可以使用显示命令列表的编译器指令浏览器指定命令（编译器指令语法窗口当前不支持命令值）。单击编辑器窗口底部的“隐藏语法帮助”按钮以关闭语法帮助浏览器。

　　5.保存此文件时，如果在“新建”对话框中选中了“添加到项目”选项，则cdc文件将被添加到您的项目中，位于“编译器指令”目录中。之后，您可以双击cdc文件以在文本编辑器中打开此文件。

　　创建编译器指令文件的替代方法

　　或者，您可以

　　1.使用“新约束文件”图标（）选择要编辑的约束文件的类型。显示以下对话框。

　　2.点击

　　–编译器指令—打开编译器指令编辑器

　　–约束文件（SCOPE）—打开FPGA SCOPE约束编辑器

　　编译器指令语法

　　使用上下文帮助编辑器

　　创建或打开设计文件时，请使用窗口底部显示的上下文帮助按钮来帮助您使用源文件中的Verilog / SystemVerilog / VHDL构造或Tcl约束命令编码。

　　要使用上下文帮助编辑器：

　　1.单击上下文帮助按钮以显示此文本编辑器。

　　2.在窗口左侧选择结构时，将显示该结构的在线帮助说明。如果所选结构启用了此功能，则在线帮助主题将显示在窗口的顶部，该结构的通用代码或命令模板将显示在底部。

　　3.插入模板按钮也被启用。单击“插入模板”按钮时，模板窗口中显示的代码或命令将插入到文件中光标所在的位置。这使您可以轻松地插入代码或命令，并针对要合成的设计对其进行修改。

　　4.如果要仅复制模板的一部分，请选择要插入的代码或命令，然后单击“复制”。然后可以将其粘贴到文件中。

　　设置编辑窗口首选项

　　您可以自定义“文本编辑”窗口中使用的字体和颜色。

　　1.选择选项->编辑器选项，然后选择Synopsys编辑器或外部编辑器。

　　2.然后，根据打开的文件类型，可以设置要与文本编辑器一起使用的背景，语法颜色和字体首选项。

　　笔记：

　　此后，您为此文件设置的文本编辑首选项将应用于此文件类型的所有文件。

　　“文本编辑”窗口可用于在“编辑器选项”对话框中设置项目文件，源文件（Verilog / VHDL），日志文件，Tcl文件，约束文件或其他默认文件的首选项。

　　3.您可以为一些常见的语法选项设置语法颜色，例如关键字，字符串和注释。例如，在日志文件中，警告和错误可以使用颜色编码，以便于识别。

　　单击“语法着色”字段中相应对象的“前景”或“背景”字段以显示调色板。

　　您可以选择基本颜色或定义自定义颜色，然后将其添加到自定义调色板中。要选择所需的颜色，请单击“确定”。

　　4.要设置文本编辑器的字体和字体大小，请使用下拉菜单。

　　5.选中保留制表符以启用制表符设置，然后使用“制表符大小”的向上或向下箭头设置制表符间距。

　　6.在“编辑器选项”窗体上单击“确定”。